ここでは、各機器の製作時に設計し使用しているLPFを紹介します、PSNの機器を作成する時にオーディオローパスフィルターが必須となりますが、これ等に使用出来る種々のLPFを紹介します。

チェビシェフ・アクティブフィルター

TC9164による４ポジ切り替え 回路図ファイル
デジタル電子VRによるフレキシブルフィルター 回路図ファイル
LPF計算	電源電圧は、±15V駆動していますが、入れる場所によって例えば制限増幅器の後ろに入れる場合は±５Vでも十分です。この種のフィルターでフレキシブルな構成、例えば100Hzステップでカットオフ周波数が設定可能なフィルターを設計する場合は、カットオフ周波数の可変はコンデンサーC値は固定で、全エレメント抵抗値は同一値で可変するフィルタータイプが必要となる。制御デバイス(TC9164/AD5290)は仕様書を参考に制御して下さい。ISBモード対応するため全てステレオ（２チャンネル）対応しています。この種のフィルターの設計値を求めるツール（LPF計算）を掲載しております。
各ポジション8次LPF特性
8次／１６次特性

8次チェビシェフLPFをLTspiceで、シミュレーションし必要とする抵抗値を抽出する
R1〜R8は同じ抵抗値で、1.8KΩ〜3.8KΩの間を200Ωステップで可変し、計11種類の特性をシミュレート

上記の特性（抵抗値）の中から4種類の選択が出来る４ポジション切り替え対応可能
な８次チェビシェフLPFを単独で実装可能な回路にてLTspiceでシミュレーションした。

スイッチドキャパシター（SCF)フィルタ

マキシムのMAX294を２段カスケードに使用して作成しております本ICは100倍のクロック周波数、つまりカットオフ＝3.0KHｚに設定したい場合はクロックは１００倍の300KHｚで駆動すれば良いクロック周波数を可変し自由にカットオフ周波数が設定出来る。MAX294は±5V駆動出来ますが、他の7000シリーズICでは5V単電源駆動となり、Ｄ−レンジ/ＳＮを考慮すると遠慮した方がよいのでは？自作機では2段カスケードではなく1段構成で使用しています。問題となるのは、クロック生成法です。基準クロックから分周して分周比を可変する方法と、ＰＬＬを構成し分解能＝10ＫHzとしてカットオフ周波数＝100Ｈｚステップで可変する方法があるが各製作機器は前者の手法で行っております。又後者の手法も単品作成しましたので紹介しておきます。	回路図ファイル
Fc=3.0KHzの実測特性
原発クロック分周からの作成 送信機／受信機共にシステム原発クロックは２７ＭＨｚで構成しており、これを元に分周比を可変してクロックを生成する。この方式は分周比が割り切れない場合が発生する、例えばカットオフ＝3.0ＫＨｚの場合はクロック＝300ＫＨｚが必要、27ＭHz／90＝300ＫＨｚこの場合はピッタリです、カットオフ＝3.1ＫＨｚの場合はクロック＝310ＫＨｚが必要、27ＭＨｚ／87＝310.34ＫＨｚとなり、実カットオフ＝3.1034ＫＨｚとなる。カッオフ周波数は100Ｈｚ分解能で最小公倍数をとり何ら問題無い。ＣＰＵ制御ではＤ０〜Ｄ７に分周データーをセットしＬＯＡDで取り込む、ＣＰＵではなく、ＳＷ設定でも可能です。	回路図ファイル
ＰＬＬによる作成 この方式の利点は、２桁のデシマルＳＷを使用することにより、簡単に設定が出来、表示も確認出来る、又クロック周波数もピッタリと生成出来る。カットオフ周波数＝100Ｈｚ分解能で設定したい場合は100ＨｚＸ100倍＝10ＫHzの基準クロックがＰＬＬ回路に必要となる。各機器の自作機器は、原発振クロック（27ＭHz)はＧＰＳから作成した外部基準クロック10ＫHzからロックさせているため、この10ＫＨｚ基準クロックをそのまま使用するか、システム原発（27ＭHz)から1/2700分周して10ＫＨｚを取り出して使用するか、いずれにしても必要とするＰＬＬのステップ分解能により異なります。ＣＰＵ制御ではＡ0〜Ｄ０（分周比一の桁）、とＡ1〜Ｄ1（分周比十の桁）を設定すればよい、デシマルＳＷでは０〜９のデシマルＳＷを一の桁と十の桁の２ケ所に使用する、ＳＷの表示がカットオフ周波数となる、例えばカットオフ周波数＝3.0ＫＨｚの場合は、十の桁ＳＷ＝3、一の桁ＳＷ＝0となる。カットオフ＝3.0ＫＨｚでは必要クロック＝300ＫＨｚ、設定分周比＝300ＫＨｚ／10ＫHz＝30となる3.1ＫＨｚの場合は310ＫＨｚ、設定分周比＝310ＫＨｚ/10ＫＨｚ＝31となる。	回路図ファイル
ＰＬＬ方式のＳＣＦ制御基板